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ATmega128
1. In the same operation, write a logic one to W DCE and W DE. A logic one must be written
to W DE even though it is set to one before the disable operation starts.
2. W ithin the next four clock cycles, write a logic 0 to W DE. This disables the W atchdog.
In safety level 2, it is not possible to disable the W atchdog Timer, even with the algorithm
described above. See “Timed Sequences for Changing the Configuration of the W atchdog
Timer” on page 57.
? Bits 2..0 – WDP2, WDP1, WDP0: Watchdog Timer Prescaler 2, 1, and 0
The W DP2, W DP1, and W DP0 bits determine the W atchdog Timer prescaling when the W atch-
dog Timer is enabled. The different prescaling values and their corresponding Timeout Periods
are shown in Table 22 .
Table 22. W atchdog Timer Prescale Select
Number of WDT
Typical Time-out
Typical Time-out
WDP2
0
0
0
0
1
1
1
1
WDP1
0
0
1
1
0
0
1
1
WDP0
0
1
0
1
0
1
0
1
Oscillator Cycles
16K (16,384)
32K (32,768)
64K (65,536)
128K (131,072)
256K (262,144)
512K (524,288)
1,024K (1,048,576)
2,048K (2,097,152)
at V CC = 3.0V
14.8ms
29.6ms
59.1ms
0.12s
0.24s
0.47s
0.95s
1.9s
at V CC = 5.0V
14.0ms
28.1ms
56.2ms
0.11s
0.22s
0.45s
0.9s
1.8s
56
2467X–AVR–06/11
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